높은 처리율과 연산복잡도 감소를 위한 새로운 병렬 Multi-path Delay Commutator FFT 프로세서 - 김문기 (The Graduate School, Ajou University, 2015)
OFDM 전송 방식은 고속 데이터 통신을 위한 방식으로 각광 받고 있으며, IEEE 802.11ac/ad, IEEE 802.15.3.c, IEEE 802.16e 등의 최신 통신 시스템 표준에 채택되었다. 뿐만 아니라 차세대 광통신 시스템의 표준으로 채택이 활발히 논의되고 있다. 본 논문에서는 고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 8개의 병렬 경로를 가지는 MDC 파이프라인 고속 FFT프로세서를 제안한다. 고속 OFDM 시스템에서 요구되는 높은 데이터 처리율을 만족하기 위해서 파이프라인 구조 중 가장 높은 데이터 처리율을 가지는 MDC 구조와 다중 병렬 처리 기법을 채택하였다. 파이프라인 구조와 8개의 병렬 경로를 통해 데이터 처리율을 향상시킬 수 있지만 하드웨어 복잡도 역시 증가하게 된다. 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-2ⁿFFT 알고리즘에 기반하고 있다. 하드웨어 크기를 감소시키기 위해서 상수 곱셈기와 스위치의 새로운 구조를 제안하고 새로운 스케쥴링 기법을 적용하였다. 제안하는 새로운 구조를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산 복잡도를 감소시키는 구조를 제안한다. 제안하는 MDC FFT 구조는 하드웨어 사용률을 100% 만족시키면서, 낮은 하드웨어 복잡도를 보인다. 또한 최적화한 상수 곱셈기는 기존 복소 booth multiplier 에 비해 47%만의 하드웨어 복잡도를 보였다. 설계한 FFT 프로세서는 Verilog HDL로 모델링하여 IBM 90nm 공정으로 합성하였으며 메모리를 제외한 전체 게이트 수가 약 119,590개를 보였다. 동작속도는 338MHz로 256-포인트 연산을 29.88ns에 처리 가능한 구조이다. 제안한 고속 FFT 프로세서는 향후 802.11.ac/ad, UWB, WiMAX 등과 같은 OFDM 변복조 방식의 통신 시스템 개발에 활용될 수 있다.
학위논문(석사)--아주대학교 일반대학원 :전자공학과,2015. 2
Keywords: Multi-path Delay Commutator FFT 프로세서